Modelación de retardo y temperatura en circuitos CMOS nanométricos: una visión analítica

Abstract

[spa] El objetivo fundamental de este trabajo es realizar un estudio analítico del comportamiento estático y dinámico del transistor y su aplicación a la descripción de estructuras de transistores conectados en serie. Estas estructuras son fundamentales para analizar el retardo de puertas CMOS dinámicas y estáticas. Se parte de modelos existentes incorporando expresiones analíticas, en algunos casos empíricas, que relacionan parámetros entre si reduciendo así el tiempo de extracción, añadiendo parámetros nuevos que mejoran la descripción de los modelos y realizando un estudio exhaustivo del comportamiento con la temperatura. Este estudio permite comprender la degradación de las características del transistor MOS a temperaturas elevadas ya conocidas, pero lo más importante es que proporciona una explicación de porqué los mecanismos de compensación de parámetros (movilidad y tensión umbral) a nivel de transistor no se trasladan a nivel de puerta lógica. Se utilizan los modelos obtenidos para calcular el retardo de puertas CMOS.